高速仿真

隨著5G的到來,隨著芯片數字I/O頻率不斷提高,I/O互聯的寄生效應變得不可忽略。這種寄生效應使數字I/O切換信號在互聯上傳輸呈現電磁波的特性,使互聯由低頻集總參數系統變為高頻分布參數系統。因此產生了高頻特性和電磁波特性,使芯片I/O接收到的信號產生畸變,影響系統的功能、性能、可靠性。高速信號的研究范圍主要是:高速數字系統的物理層設計,重點是電氣層,了解邏輯層。芯片數字I/O及其時序/電氣設置,芯片數字I/O互聯:封裝、PCB、連接器、線纜等。隨著數字系統的高速率,低功耗的需求,伴隨而來的信號完整性(反射/損耗/串擾/SSN/時序)等越來越突出。

1. DDR系列 信號完整性

基于仿真模型(IBIS,SPICE 模型等),通過仿真驗證評估 DDR 信號的信號質量,如過沖、振鈴、單調性、噪聲裕量、ISI(碼間干擾)等,對于信號拓撲結構進行優化,并結合仿真結果給出改善方案。

  • DDR3時鐘信號

  • DDR3地址信號

2. 高速SerDes無源鏈路
  • SerDes無源分析

  • 眼圖/誤碼率分析

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